3nm工艺稳了 揭秘新一代晶体管结构

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一些晶圆代工厂仍在基于下一代全能栅极晶体管开发新工艺,包括更先进的高迁移率版本,但是将这些技术投入生产将是困难且昂贵的。英特尔(Intel Corporation)、三星(Samsung Electronics)、台积电(TSMC)和其他公司正在为从今天的 FinFET 晶体管向 3nm 和 2nm 节点的新型全栅场效应晶体管(GAA FET)过渡奠定基础,这种过渡将从2022年或 2023 年开始。

中国媒体雷锋网2月22日报道,GAA FET将被用于3nm以下,拥有更好的性能,更低的功耗和更低的漏电压。虽然GAA FET晶体管被认为是FinFET的演进,并且已经进行了多年研发,但任何新型晶体管或材料对于芯片行业来说都是巨大的工程。芯片制造商一直在尽可能长地推迟这一行动,但是为了继续微缩晶体管,需要 GAA FET。

需要指出的是,虽然同为纳米片 FET,但GAA架构有几种类型。基本上,纳米片 FET的侧面是 FinFET,栅极包裹着它,能够以较低的功率实现更高的性能。

“GAA 技术对于晶体管的持续微缩至关重要。3nmGAA的关键特性是阈值电压可以为 0.3V。与3nm FinFET相比,这能够以更低的待机功耗实现更好的开关效果,” IBS 首席执行官Handel Jones 说。“ 3nm GAA 的产品设计成本与 3nm FinFET 不会有显著差异。但 GAA 的 IP 认证将是 3nm FinFET 成本的 1.5 倍。”

转向任何新的晶体管技术都具有挑战性,纳米片 FET 的推出时间表因晶圆厂而异。例如,三星正在量产基于FinFET的7nm和5nm工艺,并计划在2022到 2023年间推出3nm的纳米片。同时,台积电将把FinFET扩展到3nm,同时将在 2024/2025 年迁移到2nm的纳米片FET。英特尔和其他公司也在研究纳米片。

随着工艺的发展,有能力制造先进节点芯片的公司数量在不断减少。其中一个关键的原因是新节点的成本却越来越高,台积电最先进的300mm晶圆厂耗资200亿美元。

几十年来,IC 行业一直遵循摩尔定律,也就是每18个月至24个月将晶体管密度翻倍,以便在芯片上增加更多功能。但是,随着新节点成本的增加,节奏已经放慢。最初是在20nm节点,当时平面晶体管的性能已经发挥到极致,需要用 FinFET 代替,随着GAA FET的引入,摩尔定律可能会进一步放慢速度。

最前沿的工艺有几个障碍需要克服。当鳍片宽度达到5nm(也就是3nm节点)时,FinFET也就接近其物理极限。FinFET的接触间距(CPP)达到了约45nm的极限,金属节距为22nm。CPP是从一个晶体管的栅极触点到相邻晶体管栅极触点间的距离。

一旦FinFET达到极限,芯片制造商将迁移到3nm/2nm 甚至更高的纳米片 FET。当然,FinFET仍然适用于16nm/14nm至3nm的芯片,平面晶体管仍然是22nm及以上的主流技术。

未来,领先的 IC 供应商将迁移到诸如纳米片之类的 GAA 架构,这将面临诸多挑战。

“就像从平面到 FinFET 的过渡一样,从 FinFET 到 GAA 的过渡也将是艰难的。” Lam Research 计算产品副总裁 David Fried 说。“转向 FinFET 时,最大的挑战是优化垂直侧壁上的器件,因此出现了许多表面处理和沉积挑战。现在,使用 GAA 必须在结构底层优化设备。表面处理和沉会变得更具挑战性。”

蚀刻,一种去除晶体管结构中材料的工艺,如今也更具有挑战性。Fried 说:“使用平面结构时,通常很清楚何时需要各向同性(共形)的过程而不是各向异性(定向)的过程。使用 FinFET 时变得有些棘手。使用GAA时,这个问题变得非常棘手。一些过程在某些地方需要各向同性,例如在纳米线 / 片材下方进行蚀刻以及各向异性,这个过程极具挑战。”

在工艺流程中,纳米片 FET 开始于在基板上形成超晶格结构。外延工具在衬底上沉积交替的SiGe和硅层。至少堆叠三层SiGe和三层硅组成。

下一步是在超晶格结构中制造微小的垂直鳍片。每个纳米片彼此分开,并且在它们之间留有空间。在晶圆厂流程中,使用极紫外(EUV)光刻技术对鳍片进行构图,然后进行蚀刻工艺。

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