台积电3nm进度超前背后 关键突破性技术揭秘

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在2021年国际固态电路会议(ISSCC)的开幕演讲中,全球芯片代工厂台积电(TSMC)董事长刘德音以《揭秘创新未来》为主题,谈及许多引领芯片发展的创新技术。台积电3nm进度超前,有媒体揭露了关键技术。

中国媒体智通财经网2月23日报道,半导体创新是驱动现代科技进步的关键。刘德音认为,半导体制程微缩脚步并未减缓,集成电路的晶体管密度、性能和功耗仍在持续进步,理想情况下,硬件创新应像编写软件代码一样容易。

刘德音不仅透露了台积电先进3nm工艺的研发进度提前,而且讨论了包括EUV、新晶体管、新材料、芯片封装、小芯片、系统架构等一系列通向未来的突破性半导体技术。在这些技术驱动下,芯片工艺节点路线图能保持每两年大约2倍的能效性能提升。

刘德音在演讲中说,从2018年开始量产的7nm逻辑技术是半导体史上的一个分水岭,标志着当时世界上最先进的半导体技术首次被所有半导体公司广泛使用。

这一分水岭时刻带来了跨广泛应用领域的变革产品,包括5G芯片、GPU、网络、游戏和汽车。

刘德音特别提到,或许有人认为芯片技术的进步正在放缓,但台积电的产品数据显示,在相同速度或速度增益、相同的功耗和逻辑密度下,功耗降低的速度保持不变。

据他透露,台积电3nm进展顺利,甚至比预期进度超前一些。

台积电此前公开数据显示,与目前最先进的商用5nm芯片相比,3nm芯片的逻辑密度将提高75%,效率提高15%,功耗降低30%。

其3nm芯片将于2021年晚些时候试产,预计将在2022年下半年开始商业化生产。

刘德音说,产学界一直密切合作,通过创新的晶体管结构、新材料、新系统架构和3D封装等技术来维系超越3nm的技术进步。

随着时间推移,光刻成本逐渐降低,新的晶体管结构和新材料也出现一些重大突破。

出于量产考虑,台积电在5nm和3nm节点均采用鳍式场效应晶体管(FinFET)结构,但在材料上有所创新。

台积电在5nm节点引入一种高迁移率沟道(high mobility channel,HMC)晶体管,将锗整合到晶体管的鳍片(Fin)中,而导线也利用钴与钌材料来持续挑战物理极限。

在3nm制程之后,台积电将在其2nm制程中采用更复杂的环绕栅极晶体管(gate-all-around,GAA)的纳米片(nanosheet)结构,提供相较FinFET更强的载流能力,持续优化芯片性能和功耗。

与前几代技术相比,纳米片晶体管实现了减少漏端引入的势垒降低(DIBL效应)和更好的亚阈值摆幅(subthreshold swing),以提高电路性能,为SRAM带来更低的供电电压,可提供0.46V的可靠快取操作。

随着芯片上快取的需求越来越高,能将耗电降低到0.5V以下,将有助于改善芯片的整体功耗。

台积电已宣布将在台湾新竹建立一家晶圆厂,生产2nm芯片,但该公司尚未公布2nm制程的确切研发时间表。

另外,据刘德音了解,低维材料近年来已经取得了重大突破。例如,台积电与多家学术团队合作成功地在2英寸晶圆衬底上外延生长单晶六方氮化硼(hBN)单层薄膜。这项研究发表在2020年3月的国际学术期刊《自然》上。

碳纳米管(CNT)也是未来晶体管的潜在候选者之一。台积电两个月前在IEDM上发表的一篇论文展示了其在碳纳米管沟道上的突破。台积电研发了独特的工艺流程来为碳纳米管提供high-K电介质等效栅极氧化物,适合于10nm栅极长度的晶体管。

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