台积电推出重磅工艺:2纳米3纳米工艺将按时推出

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全球芯片制造代工厂商台积电(TSMC)27日更新了其制程工艺路线图,称其4纳米工艺芯片将在2021年底进入“风险生产”阶段,并于2022年实现量产。3纳米产品预计在2022年下半年投产, 2纳米工艺正在开发中。在产能方面,没有任何竞争对手能威胁到台积电的主导地位,而且未来几年内也不会。

中国媒体网易科技4月27日报道,至于制造技术,台积电最近重申,它有信心其2纳米(N2)、3纳米(N3)和4纳米(N4)工艺将按时推出,并保持比竞争对手更先进节点工艺领先优势。

今年早些时候,台积电将2021年的资本支出预算大幅提高到250亿至280亿美元,最近更是追加到300亿美元左右。这是台积电未来三年增加产能和研发投入计划的一部分,该公司计划三年总共投资1,000亿美元。

在台积电今年300亿美元的资本预算中,约80%将用于扩大先进技术的产能,如3纳米、4纳米、5纳米、6纳米以及7纳米芯片。华兴证券分析师认为,到今年年底,先进节点上的大部分资金将用于将台积电的5纳米产能扩大到每月11万至12万片晶圆。

与此同时,台积电表示,其资本支出的10%将用于先进的封装和掩模制造,另外10%将用于支持专业技术开发,包括成熟节点的定制版本。

台积电最近提高资本支出的举措是在英特尔(Intel)宣布其IDM 2.0战略(涉及内部生产、外包和代工运营)之后做出的,并在很大程度上重申了该公司在竞争加剧之际对短期和长期未来的信心。

台积电总裁兼首席执行官魏哲家在最近与分析师和投资者的电话会议上表示:“作为一家领先的晶圆代工企业,台积电在成立30多年的历史中从未缺乏竞争,但我们知道如何竞争。我们将继续专注于提供领先的技术、卓越的制造服务,并赢得客户的信任。其中,赢得客户信任是相当重要的,因为我们没有与客户竞争的内部产品。”

N3将于2022年下半年亮相

2022年,台积电将推出其全新的N3制造工艺,该工艺将继续使用FinFET晶体管,但预计将提供一整套PPA改进方案。特别是,与目前的N5工艺相比,台积电的N3承诺将性能提高10%至15%,或者降低25%至30%的功耗。同时,根据结构的不同,新节点还将使晶体管密度提高1.1到1.7倍。

N3将进一步增加EUV层的数量,但将继续使用DUV光刻。此外,由于该技术始终在使用FinFET,它将不需要从头开始重新设计的新一代电子设计自动化(EDA)工具和开发全新的IP,相对于三星(Samsung Electronics)基于GAAFET/MBCFET的3GAE,这可能更具竞争优势。

魏哲家表示:“N3将是我们继N5之后的又一次全面节点跨越,它将使用FinFET晶体管结构为我们的客户提供最好的技术成熟度、性能和成本。我们的N3技术开发进展良好。与N5和N7相比,我们继续看到N3的HPC和智能手机应用客户参与度要高得多。”

事实上,台积电声称客户对N3的参与度越来越高,间接地表明了其对N3寄予了厚望。魏哲家说:“N3的风险生产预计在2021年启动,量产目标是在2022年下半年。我们的N3技术推出后,将成为PPA和晶体管技术中最先进的代工技术。我们有信心,我们的N5和N3都将成为台积电大规模和持久使用的节点工艺。”

台积电在最近的年报中称:“对于先进的CMOS(互补金属氧化物半导体),台积电的3纳米和2纳米CMOS节点在流水线上进展顺利。”此外,台积电加强的探索性研发工作集中在2纳米节点、3D晶体管、新存储器和Low-R互连等领域,这些领域正在为引入许多技术平台奠定坚实的基础。

值得注意的是,台积电正在12号工厂扩大研发能力,目前正在研发N3、N2和更先进的节点。

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